입력신호 시간 지연을 통한 프리본드 단계 TSV 고장 검출 기법

초록

본 논문에서는 3D-IC용 다이를 적층하기 전에 TSV(Through Silicon Via: 실리콘 관통 비아)에서 발생하는 결함의 종류와 세기를 검출할 수 있는 새로운 테스트 방법을 제안한다. 일반적으로 TSV 제작 공정에서 발생하는 결함은 크게 저항성 고장과 용량성 고장 형태로 나타나며 이는 전송신호의 시간적 지연을 야기한다. 제안하는 방식은 TSV를 경유하는 신호의 지연 정도를 파악하기 위하여 TSV 출력단에 플립플롭을 배치하고 TSV 입력신호를 지연시킨 신호를 플립플롭의 트리거 신호로 사용한다. 이를 통하여 상기 플립플롭은 TSV 결함 여부를 구분할 수 있는 신호(본 논문에서 TSV 모니터 신호”로 정의)를 생성하게 된다. 본 방식은 복잡한 온칩 회로나 출력신호 분석과정을 요구하지 않기 때문에 ATE와 간단한 SCAN 구조를 통해서 구현이 가능하며 일부 수정만으로도 다양한 응용이 가능하다.

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